随着云计算、存储和机器学习等领先应用对于传输大量数据的需求提高，PCIe作为历史上使用广泛、可扩展强的互连技术，其创新的步伐正在加快，如今PCIe 6.0标准已然来临。
11月5日周五消息，在PCI SIG发布PCIe 6.0规范最终草案几周后，Cadence 推出了业界首批经过验证的 IP 封装之一，使芯片开发人员能够在他们的设计中实现 PCIe 6.0支持并对其进行测试。
过去，PCIe的标准基本保持在三到四年的更迭速度，但从PCle 3.0开始，PCIe的标准正在快速演进，基本保持在两年一更新的频率。
关于PCIe 6.0的变化，在数据速率方面，它的吞吐量在大多数情况下超过32GT/s并翻倍;在兼容方面，PCIe 6.0可以向前支持所有PCIe版本;另外，由于采用了新的轻量级FEC，平均往返时延约为2ns;引入了一种新的低功耗状态，称为L0p，允许其链路在不中断数据流的基础上扩展带宽利用率，从而降低功耗。
值得注意的是，DesignWare IP的推出将是设计者的一大福音，它能帮助开发者很好的解决从PCIe 5.0过渡到PCIe 6.0的诸多难题，加速其在芯片领域的成功之路。
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